UCIe互连标准

UCIe是Universal Chiplet Interconnect Express的缩写，是由UCIe Consortium制定和发布的开放行业标准，定义封装内芯粒之间的互连。规范涉及芯粒间I/O物理层、芯粒间协议和软件栈，并利用PCI Express（PCIe）与Compute Express Link（CXL）等已有标准。它的目标之一，是为不同来源的芯粒在同一封装内协同工作提供统一的互连接口。

截至2026年10月3日，UCIe Consortium官网规格页列出的最新主版本为UCIe 3.0。该版本于2025年8月5日发布，公开资料列出的变化包括48 GT/s与64 GT/s数据速率、运行时重新校准、扩展侧带通道和新增管理能力。以下内容依据联盟公开页面和新闻稿整理；官网提供的公开摘要并非完整规范正文。

UCIe处理的是封装内部的芯粒间互连问题。多颗芯粒可以在同一封装中组成系统，芯粒之间需要交换数据，也需要有相应的物理接口和协议。UCIe试图用一套共同规范描述这类连接，使系统设计能够组合不同芯粒，而不必为每种芯粒组合重新定义全部互连接口。

从术语上说，芯粒是封装内被连接的裸片，UCIe则是描述芯粒之间如何互连的标准；两者分别是互连端点与互连规则，不能将UCIe当作芯粒本身或某颗产品的功能。该标准聚焦封装级互连，涵盖物理层、芯粒间协议和软件栈。联盟称其为开放行业标准；“开放”这一定位不足以单独判断具体实现的授权条件或商业许可方式。

UCIe Consortium对规格范围的概述包括芯粒间I/O物理层、芯粒间协议和软件栈。最初的UCIe 1.0新闻稿还将标准化互连描述为包括物理层、协议栈、软件模型和符合性测试。该新闻稿指出，UCIe协议层利用PCIe和CXL等已有行业标准。

因此，UCIe与PCIe、CXL并非同一名称所指的标准：联盟资料将PCIe和CXL列为UCIe所利用的既有标准，同时把UCIe的定位放在封装内芯粒互连上。公开资料足以说明其大致范围，但没有展示完整协议条文、所有实现选项或符合性测试细则；这些不能仅凭摘要推断。

UCIe覆盖物理层和协议栈，公开文章还说明芯粒间适配器（D2D adapter）参与链路的数据处理。在支持的flit格式中，adapter插入头部与循环冗余校验（CRC），并执行CRC检测和重放（replay）。Raw Mode则会绕过UCIe的一些功能，包括错误检测和重放；使用它时，数据可靠性机制需要由实现者按设计需要提供。因此不能仅凭“支持UCIe”就断定任意协议都具备相同的错误检测或重试能力。

UCIe 1.1公开文章说明，流式flit格式允许把其他协议消息映射到flit负载中，由D2D adapter提供CRC和replay处理；文章以AMBA CHI协议为例。这与直接使用Raw Mode的路径不同，协议映射和链路处理是否匹配，取决于实现是否采用并支持相应机制。UCIe 2.0发布稿将符合性测试分为物理层、adapter和protocol层，并说明测试以已知良好的UCIe实现为参照验证被测设备功能。标准兼容声明与具体产品组合的实际验证不是一回事。

UCIe标准由UCIe Consortium持续发布和维护。联盟的发布记录显示，首版UCIe 1.0于2022年3月2日公布并获批准，定义了封装级芯粒互连的基础框架。

UCIe 1.1于2023年8月8日发布。联盟将其更新概括为扩展可靠性机制、支持更广泛的使用模式，并增加面向汽车应用的运行时健康监测与修复能力，以及改进符合性测试。该版本被官方资料描述为与UCIe 1.0向后兼容。

UCIe 2.0于2024年8月6日发布。它加入标准化的系统管理架构，并支持3D封装。联盟资料将管理、测试和调试（DFx）纳入系统级考虑，并介绍了UCIe DFx Architecture（UDA）及芯粒内的管理结构；相关管理能力被描述为可选功能。对3D封装的支持包括面向混合键合的设计考量。

UCIe 3.0于2025年8月5日发布。它在数据速率、运行时功耗优化和系统管理方面增加了公开资料所列的功能。官网当前规格页将3.0列为最新主版本；该页面还单独列出一份与芯粒安全状态和可信报告有关的工程变更通知（ECN），不能把这项单独列出的内容误作新的主版本号。

UCIe 3.0新闻稿列出48 GT/s与64 GT/s数据速率，适用于新闻稿所称的UCIe-S和UCIe-A；官网规格页称，64 GT/s相较于UCIe 2.0的32 GT/s翻倍。这里的数值是规范发布材料列出的数据速率，不应直接改写成某一产品的实际应用带宽或性能提升幅度。

该版本还列出运行时重新校准功能。联盟新闻稿称，相关机制可复用初始化状态，在运行过程中调整链路，以改善功耗效率。官网规格概述另称，侧带通道可延伸至最多100毫米，以支持更灵活的封装拓扑。这个距离针对侧带通道，不能据此说主数据通道也具有相同传输距离。

在协议和系统管理方面，UCIe 3.0公开资料列出通过映射支持Raw Mode中的连续传输协议，并以SoC与DSP芯粒之间的连接作为应用示例。规范还列出使用Management Transport Protocol（MTP）的早期固件下载、用于时间敏感事件的优先侧带数据包，以及通过开漏I/O发送快速节流和紧急关机通知等机制。这些是公开材料对规范能力的摘要，不等于每个采用UCIe的产品都会启用全部功能。

UCIe的更新不只涉及数据速率。UCIe 2.0引入系统级管理架构，针对多芯粒系统的可测试性、管理和调试需求，覆盖从芯粒测试阶段到系统运行期间的管理场景。联盟资料将相关功能描述为可选，并以测试、遥测和调试等能力为例。

UCIe 2.0也增加了对3D封装的支持。UCIe 2.0白皮书将UCIe-3D描述为面向垂直互连的方案，适用于包括混合键合在内的技术，目标凸点间距（bump pitch）从9微米降至约1微米，甚至更小。白皮书指出，在UCIe-3D场景中，互操作须受相同bump pitch约束：1微米间距的芯粒可以与相同间距的芯粒键合，不能直接与9微米间距的芯粒互配。因此，不能把UCIe概括成所有封装形态都可广义即插即用；封装形式和互连物理条件会影响实际可互操作范围。

UCIe Consortium将1.1描述为向后兼容1.0，将2.0描述为向后兼容1.0和1.1，并称3.0向后兼容此前的UCIe规范。这些说法针对规范版本之间的兼容性。具体芯粒、封装和系统是否能互通，仍应结合实现情况及相应的符合性测试资料判断；标准版本的兼容性声明不能代替对具体产品组合的验证。

UCIe官网的规格页面提供各版本的概述，并提供申请规范正文的入口。UCIe 3.0申请页展示评估副本协议及申请表，因此公开网页上的功能列表并非完整、逐条的规范要求。涉及实现条件、寄存器定义、测试步骤或精确协议行为时，应以适用版本的规范正文为准，不能从新闻稿补写未公开的技术细节。